本文为一项原创性研究，提出了一种面向高电流AI GPU与ASIC系统的机器学习驱动电源分配网络（Power Delivery Network, PDN）优化方法。该论文由Meta Platforms, Inc.的资深电气工程师Jayesh Radadiya撰写，发表于2026年6月19日至21日在印度胡巴利举行的第六届智能技术国际会议（CONIT 2026），并由IEEE出版。研究的核心目标在于利用卷积神经网络（Convolutional Neural Network, CNN）、图神经网络（Graph Neural Network, GNN）以及深度强化学习（Deep Reinforcement Learning, DRL）等技术，解决AI加速器在芯片、封装与机架层级所面临的电源完整性挑战，同时保留基于物理的签核验证以保证最终设计的可靠性。
从学术背景来看，人工智能工作负载的快速增长使得PDN设计从传统的辅属性问题转变为关键设计瓶颈。现代AI加速器集成了大规模矩阵计算引擎、高带宽存储器堆叠、高速裸片间互连以及大量小型电压域，这些子系统在空间上高度相关的大瞬态电流会导致供电网络中出现显著的电压波动。以NVIDIA DGX GB超级计算机和Supermicro GB200 NVL72系统为例，其机架级功率已达到约120至132千瓦，这种高功率密度对静态IR压降、动态电压跌落、电迁移、同步开关噪声（Simultaneous Switching Noise, SSN）、去耦电容布局以及热耦合电源完整性提出了严峻挑战。传统基于仿真的PDN设计虽然精确，但在早期布局规划、封装设计、小芯片放置以及面向工作负载的AI加速器架构探索中重复应用时极为耗时。已有研究如PDNNet采用GNN-CNN混合网络进行动态IR压降预测，相较商业EDA工具实现了545倍加速，而针对2.5D集成电路的分层深度强化学习去耦电容优化则同时考虑了频域PDN阻抗和时域同步开关噪声。本研究旨在将这些技术整合为一个协同设计框架，使机器学习驱动的设计探索与传统EDA、电磁及热签核验证相结合。
研究的工作流程分为七个主要环节。第一阶段为设计输入采集，该阶段收集芯片布局规划、封装结构、凸点图、工作负载迹线、功率约束、电压域和可靠性限制等信息。对于高电流AI GPU与ASIC系统而言，这些输入至关重要，因为PDN需要为数个处理核心、存储器接口、互连和逻辑控制电路提供极高且动态变化的电流。布局规划提供了张量核心、SRAM块、HBM存储接口、片上网络和I/O区域的空间位置，而封装与凸点图则决定了电流从板级或中介层经C4凸点、微凸点或电源凸点进入芯片的路径，这些信息直接影响IR压降和电迁移风险。与传统最坏情况分析方法不同，本研究引入了工作负载迹线作为输入，使得优化器能够根据实际工作负载特征来设计更可靠和高效的PDN。
第二阶段为特征提取。该模块将输入设计转换为机器学习算法能够学习的格式，所提取的主要特征包括电流密度图、功率图、物理阻塞、凸点位置、布线密度、PDN拓扑位置、金属密度和热敏感性。特征提取阶段同时生成两种表示形式：面向CNN的网格状空间表示和面向GNN的拓扑图表示。电流密度图可标示高电流区域和可能的电压跌落位置，而PDN拓扑则定义了电源网格段、凸点、过孔、条带和去耦电容之间的电气连接关系。特征提取的准确性直接决定了后续机器学习模型预测结果的可靠性。
第三阶段为机器学习预测与优化，包含三个并行分支。CNN分支对电流图、物理布局和拥塞图进行空间处理，以确定芯片不同区域应采用的PDN模板。高电流区域需要更密集的电源网格，而低电流区域可采用较轻的网格以节省布线资源。GNN分支将PDN建模为金属线、过孔、凸点和电容构成的网络，用于预测静态和动态IR压降，此方法相较纯图像模型能更准确地感知电流流动。强化学习分支则专门优化去耦电容的位置，通过在仿真中学习电容放置策略，以减小瞬态电压跌落和同步开关噪声。三个分支的输出汇总至多目标PDN优化器。
第四阶段为多目标优化器。该模块不仅关注IR压降单一指标，而是综合优化静态IR压降、动态电压跌落、电迁移风险、布线拥塞、去耦电容面积、热效应和成本等多个目标。例如，增加电源网格金属可以降低IR压降，但会减少信号布线可用空间；增加去耦电容可以抑制动态电压跌落，但会带来面积、漏电和寄生效应开销。多目标优化器在这些相互冲突的设计目标之间寻求平衡解，输出一个在物理上可行的候选PDN设计方案。
第五阶段为基于物理的签核验证。机器学习计算速度快，但不能保证绝对精度，因此最终设计必须通过精确的电气、热和可靠性仿真验证。该阶段检查直流IR压降、交流动态电压跌落、电迁移风险、热点、同步开关噪声和设计规则检查。如果设计通过签核验证，则进入第六阶段，即输出最终优化PDN；如果验证失败，则进入第七阶段，即反馈与模型更新回路。在反馈回路中，签核失败结果被送回特征提取阶段，用于修正特征集、更新电流图估计或更换PDN模板，从而使机器学习模型在下一轮迭代中提高预测精度。这种闭环迭代机制使得该方法能够从早期布局规划直至最终签核阶段持续进化，适应真实设计过程中工作负载特性、封装寄生参数和互连拥塞程度的变化。
研究结果在多个维度上证明了机器学习辅助PDN优化的有效性。实验设置针对高电流AI GPU或ASIC目标系统，涵盖核心逻辑、张量计算、SRAM/缓存、HBM接口、片上网络和高速I/O等多个供电域。在运行时间方面，传统基线PDN分析方法的速度因子被标准化为1倍；基于CNN的PDN综合方法在低复杂度情况下实现了22倍加速，在高复杂度情况下实现了87倍加速；而PDNNet的GNN-CNN动态IR压降预测方法达到了545倍加速。这一结果表明，拓扑感知的图学习模型能够以极高效率预测大规模PDN中的IR压降，适合作为早期设计空间探索的快速筛选工具，将昂贵且耗时的物理仿真资源集中用于少数高质量候选设计。
在去耦电容优化方面，基线PDN存在196个电压违规节点，归一化电压违规积分（Voltage Violation Integral, VVI）为100%。频域目标阻抗优化后，违规节点降至58个，归一化VVI降至28%，表明阻抗优化虽然能显著减少违规，但无法完全消除时域瞬态噪声。进一步应用基于深度强化学习的时域优化后，违规节点数和归一化VVI均降至零，说明瞬态感知的DRL去耦电容放置方法在消除高电流AI加速器系统中的同步开关噪声方面极为有效。
多目标指标评估进一步显示了ML优化PDN相对于规则基线的优势。静态IR压降风险评分从85降至35，动态电压跌落风险评分从90降至30，布线阻塞从80降至42，去耦电容过度使用从65降至45，电迁移风险从75降至32，运行时间成本从95降至20。其中运行时间成本的降幅最大，说明ML方法能够显著缩短PDN设计迭代周期。去耦电容的过度使用程度被适度降低而非完全消除，这是因为在实际设计中必须保留一定的电容裕量以保证瞬态电压稳定性。
本研究的核心结论是：机器学习驱动的PDN优化是解决高电流AI GPU和ASIC系统电源完整性挑战的可行方案。传统PDN设计方法由于依赖保守设计和反复物理仿真，已难以跟上AI加速器对更高电流、更高互连密度和更大存储器带宽的需求。所提出的CNN-GNN-DRL混合方法能够在降低静态IR压降、动态电压跌落、电迁移风险、布线拥塞和设计运行时间的同时，保证先进AI硬件的供电可靠性。然而，机器学习应定位为设计辅助与优化层，而非完全替代基于物理的签核验证。机器学习可以快速识别薄弱区域、预测电压异常行为并优化去耦电容布局，但最终接受标准仍须由精确的电气、热和可靠性仿真工具确定。该混合设计策略为下一代AI GPU和ASIC的开发提供了速度与精度兼顾的可行路径，有助于设计人员构建更可靠、更节能且可扩展的AI加速器系统。