作者： Jungil Son、Sungwook Moon、Hyunwoong Kim、Seungki Nam
单位： Samsung Electronics Co., Ltd.（三星电子株式会社），位于韩国龙仁市
发表信息： 本文发表于 2026 IEEE 76th Electronic Components and Technology Conference（ECTC，第76届电子元件与技术会议），DOI 为 10.1109/ectc51846.2026.00290
随着高性能计算（High-Performance Computing, HPC）和人工智能（Artificial Intelligence, AI）芯片性能的不断提升，芯片功耗急剧增加，由此带来的电压降（Voltage Drop）和球栅阵列（Ball Grid Array, BGA）中的电迁移（Electromigration, EM）风险已成为威胁芯片可靠性的关键问题。
传统上，业界对电迁移的改善研究多集中于材料层面或封装级仿真。然而，这些方法存在明显局限。首先，仅对封装进行仿真时，通常假定球栅阵列处为理想电源，忽略了基板（Board）与封装（Package）之间的相互作用，因而可能遗漏实际的高风险区域。其次，在封装级电源完整性（Power Integrity, PI）分析中，改善电迁移往往通过增大电阻、阻挡电流路径等方式实现，这虽然有利于缓解电迁移，却会同时恶化该区域的电压降。
基于上述问题，本文提出了一种基于电阻网络的系统级协同仿真方法，将封装与基板作为一个整体进行建模，并采用分布式端口（Distributed Port）而非传统的集总端口（Lumped Port），以更真实地反映电流拥挤（Current Crowding）效应。研究旨在通过多个设计案例，识别真实的电迁移薄弱区域，并提出能够同时改善电迁移和电压降的板级与封装级设计方向。
本研究采用基于电阻网格（Resistor Mesh）结构的直流（DC）级仿真方法。根据 Black 方程，电迁移的平均失效时间（Mean Time To Failure, MTTF）与电流密度成反比关系，因此仅通过直流分析即可获得有意义的电迁移评估结果。研究中将封装与基板均建模为电阻网格，从而能够快速修改层尺寸、铜厚、介质厚度和层数等参数，高效评估不同设计方案。
仿真参数的设定参考了 HPC 和 AI 产品中常用的封装与基板结构。网格尺寸基于凸点间距（Bump Pitch），封装铜厚设为 1oz，基板铜厚设为 2oz。过孔和间距等电阻值也参照实际封装产品进行配置。仿真中假设 AI 芯片核心功耗超过 1kW，功率密度约为 1A/mm²，并在基板末端连接理想电源以监测电压降和球电流变化。
研究流程包括以下关键步骤：
本研究首先揭示了集总模型与分布式模型之间的显著差异。在凸点电压降方面，集总模型显示所有凸点电压变化极小（752.81 ± 0.05 mV），而分布式模型则表现出明显的电压偏差（735–760 mV）。更重要的是，分布式模型显示出强烈的 VRM 位置依赖性：靠近 VRM（封装右侧）的凸点电压降较小，而远离 VRM 的一侧电压降最严重。这种空间分布特征是集总模型完全无法捕捉的，表明基于集总模型的电源完整性分析过于乐观。
在球电流方面，差异更为显著。集总模型显示所有球均匀承载约 2A 电流，而分布式模型揭示出电流在靠近 VRM 的最后一列球中高度集中，峰值电流超过 6A，外围球甚至达到 7.38A。这一峰值电流差异超过 3 倍，根据 Black 方程（n=2），意味着电迁移寿命至少缩短 9 倍。这一发现明确证明了封装球电迁移分析必须在系统级采用分布式端口进行。
基板平面宽度的实验结果显示，扩大电源平面宽度对电压降和峰值球电流均有显著改善。当电源平面从与 IP 宽度对齐（1 倍宽度）扩大到 4 倍宽度时，电压降因直流电阻减小而持续降低，峰值电流也因电流能够从封装四侧均匀扩散而非单向集中而大幅下降。电流分布直方图显示，电流分布从 1 倍宽度时接近 12A 的集中分布，转变为 4 倍宽度时 3–7A 的更均匀分布。
值得注意的是，位于封装中间区域的球普遍承载极低电流（2A 以下），说明增加中间区域的球数量对电迁移改善作用有限，边缘区域的球才是电迁移的关键。此外，基板平面尺寸的扫描结果表明，当平面宽度超过 2.5 倍后，改善效果显著减缓，盲目扩大面积既低效又浪费 PCB 空间。
通过 DOE 实验对比发现，仅在单一方向增加 VRM 数量虽然能改善电压降，但对峰值电流没有改善作用。而在多个方向分散布置 VRM 输入，电压降最大可降低 43.5%，球电流可降低 23%。这一改善来自电压降路径增加所产生的并联电阻效应。然而，考虑到多 IP 布局和基板尺寸的空间限制，四方向 VRM 布放在实际中难以实现，但至少从两到三个方向供电能显著降低电压降，应在可行范围内积极采用。
当扩大封装球区域但保持 IP 尺寸不变时，电流会从集中的一侧分散到同侧添加的球上，从而降低电流密度。然而，当过度的球数量增加时，会阻碍周向电流流动，反而导致电流向中心集中，增大峰值电流。实验表明，单侧长度超过 IP 尺寸的 1.5 倍后改善不再明显，因此 1.5 倍侧长为电迁移、电压降与空间效率的最佳折衷。
此外，研究还考虑了多 IP 集成场景下的共享地网络。将 2.5 倍球区域视为地电流路径时发现，虽然增大球面积能减小地弹，但相邻 IP 会经历显著的地弹耦合噪声。为最小化 IP 间的地弹耦合噪声，分配比电源球更多的地球是有利的。
本研究通过基于电阻网络的系统级协同仿真方法，有效解决了传统封装级仿真忽略板级-封装相互作用和电流拥挤效应的问题。核心发现表明，集总端口模型严重低估了实际峰值球电流（2A 均匀流 vs. VRM 附近球 7.38A），导致电迁移寿命被高估至少 9 倍。分布式仿真揭示了强烈的 VRM 依赖性电流拥挤现象，证明了系统级分析的不可替代性。
设计优化方面，通过将电源平面扩展至 2.5 倍以上宽度，峰值电流可降低 40%，有效将电流从边缘区域分散至中间区域。多方向 VRM 布放利用并联电阻效应将电压降降低 43.5%。球区域面积的适度扩大不仅能降低电压降，还能分散集中于边缘的球电流。这些发现共同表明，电迁移管理与电源完整性不可分割，面向多千瓦功率预算的下一代芯片必须采用整体性封装-基板协同设计策略，综合运用分布式建模、优化的平面尺寸规划、策略性 VRM 布放以及平衡的球分配方案。
本文的主要贡献在于：第一，明确揭示了集总端口模型在系统级电源完整性分析中的根本性缺陷，并通过量化数据证明分布式端口建模的必要性；第二，提出了一套基于纯电阻网络的快速协同仿真方法，能够高效评估多种设计方案；第三，从基板尺寸、VRM 布局和球区域配置三个维度系统性地提出了同时改善电迁移与电压降的具体设计准则。这些成果为高功率 AI 芯片的封装-基板协同设计提供了兼具理论价值与工程应用价值的方法论指导。