本文属于类型a，即单一原创研究论文，以下为基于该文档内容生成的中文学术报告。

作者与发表信息

本研究由来自佐治亚理工学院（Georgia Institute of Technology）的 Seungmin Woo、Muhannad S. Bakir 和 Madison Manley，以及来自三星电子（Samsung Electronics）的 Taehoon Kim 共同完成。论文发表于 2026 年 IEEE 第 76 届电子元器件与技术会议（2026 IEEE 76th Electronic Components and Technology Conference, ECTC），DOI 为 10.1109/ectc51846.2026.00166。

研究背景与目标

现代人工智能（AI）加速器对计算密度和存储带宽的需求急剧上升，推动行业广泛采用基于硅中介层（interposer）的 2.5D 芯粒（chiplet）集成方案。该集成方式虽然提升了系统的可扩展性和集成灵活性，但也使芯粒与中介层中的布线资源以及金属资源约束变得更加紧张。功率传输网络（Power Delivery Network, PDN）设计因此成为关键瓶颈之一，因为它不仅需要为大规模晶体管负载提供大电流，还必须应对快速变化的负载电流，与此同时还要与信号布线、时钟布线争夺有限的金属层资源。PDN 的端到端阻抗决定了直流压降（DC IR-drop）以及瞬态电压噪声的水平。在 AI 工作负载下，电流需求与电流变化率显著增大，PDN 噪声可通过芯粒与中介层之间的共享供电路径跨域传播，进而影响系统稳定性。以往研究通常将芯粒 PDN 与中介层 PDN 分开分析，或者对其中一个域采用简化边界条件，缺少联合求解的端到端方法。此外，已有研究很少在真实系统设置下对 PDN 设计空间进行广泛探索。因此，本文的目标是提出一种统一的芯粒—中介层 PDN 协同分析流程，并在真实的 2.5D AI 系统中量化 PDN 参数变化对性能、功耗以及电源完整性的影响。

详细研究方法与工作流程

本研究构建了从芯片布局生成到 PDN 模型提取，再到静态与瞬态仿真的完整协同分析流程。首先，从寄存器传输级（Register Transfer Level, RTL）系统架构出发，使用 Synopsys Design Compiler™ 进行逻辑综合，并利用 Cadence Innovus™ 完成 45 nm 芯粒的布局布线。芯粒的面积为 2.5 mm × 2.5 mm，采用 FreePDK45 标准单元库，架构选取脉动阵列（systolic array）AI 加速器，配置 4096 个处理单元（processing elements, PEs），标准单元面积利用率约为 70%。在芯粒 PDN 方面，金属 1（metal 1）提供标准单元区域内的本地电源轨，金属 6 至金属 9（metal 6–9）形成全局网格。芯粒 PDN 与信号和时钟布线共享金属 6 至金属 8，因此直接与关键时序互连竞争资源。

其次，根据芯粒凸点（bump）信息进行芯片放置与凸点规划，并使用 Siemens Xpedition™ 完成中介层布局。中介层技术基于 CoWoS®-S 工艺规则，使用四个再分布层（redistribution layers, RDLs），其中三层位于顶部，一层位于底部。中介层 PDN 同样采用网格形式，在同一金属层交替布设 VDD 和 VSS，并在 VDD 与 VSS 交叉处形成微过孔（micro-via）阵列或硅通孔（through-silicon via, TSV）阵列。中介层尺寸由芯粒面积、凸点位置和电流传输距离共同决定。

完成布局后，研究分为三个主要分析方向。第一是芯粒 PPA（power, performance, area）分析，在给定 PDN 规格下仿真时序违例和功耗。第二是静态 IR-drop 分析，将芯粒 PDN 与中介层 PDN 合并为一个网络，求解最坏情况下的静态压降。第三是瞬态响应分析，生成包含芯粒 PDN 和电流波形的芯片功率模型（chip power model, CPM），并结合中介层 PDN 的 S 参数进行时域仿真。中介层 PDN 电阻模型使用 Siemens HyperLynx™ 提取，静态 IR-drop 使用 RedHawk-SC™ 求解，S 参数由 HyperLynx™ 生成，最终瞬态波形在 Keysight Advanced Design System™（ADS）中仿真。芯粒与中介层之间的微凸点、TSV 以及 C4 凸点均被纳入 PDN 模型。

在参数扫描方面，研究聚焦两个主要设计者可控参数：PDN 金属利用率和网格间距（mesh pitch）。共设定了六种配置：芯粒 PDN 金属利用率分别为 25% 和 50%，中介层金属利用率分别为 60% 和 80%；在网格间距方面，芯粒网格间距分别为 10 µm 和 4 µm，中介层网格间距分别为 100 µm 和 50 µm。网格宽度按照间距与利用率的乘积计算。

主要结果与讨论

在金属利用率实验中，低利用率配置相比高利用率配置具有更好的时序和功耗表现。当芯粒 PDN 金属利用率从 25% 提高到 50% 时，最差负时序裕量（worst negative slack, WNS）从 0.63 ps 增加到 2.69 ps，总负时序裕量（total negative slack, TNS）从 4 ps 增加到 15 ps，总功耗从 8081 mW 增加到 8226 mW。这是因为高 PDN 金属利用率挤压了信号和时钟布线资源，导致绕线增加、缓冲器插入增多，进而增加有效开关电容和动态功耗。然而，高利用率显著改善了静态 IR-drop。芯粒 PDN 利用率从 25% 提高到 50% 后，最坏情况 VDD 压降从 9.9 mV 降至 7.0 mV，VSS 升高从 16.7 mV 降至 8.4 mV。将中介层 PDN 利用率从 60% 提高到 80% 后，VDD 压降进一步降至 6.8 mV，VSS 升高降至 8.2 mV，改善幅度相对较小。静态 IR-drop 改善的机理在于提高金属利用率能够增加导体截面积并提供更多并联电流路径，从而降低直流电阻。在瞬态响应方面，当无中介层去耦电容时，中介层利用率从 60% 提高到 80% 可将电压摆幅从 1260 mV 降至 926 mV，原因是更密的 VDD/VSS 网格降低了等效环路电感并提高了轨间耦合电容。

在网格间距实验中，芯粒网格间距从 10 µm 缩小至 4 µm 时，WNS 从 0.63 ps 改善至 0.01 ps，TNS 从 4 ps 改善至 0.02 ps，功耗从 8081 mW 小幅降至 8077 mW。较窄的网格减少了 PDN 对信号布线资源的占用，从而改善布线灵活性并减少绕线和缓冲。但静态 IR-drop 随之恶化：VDD 压降从 9.9 mV 增加到 12.9 mV，VSS 升高从 16.7 mV 增加到 21.7 mV。原因在于网格宽度减小导致导体截面积变小、并联路径减少、直流电阻增大。瞬态响应方面，当芯粒网格间距从 10 µm 缩至 4 µm、中介层网格间距从 100 µm 缩至 50 µm 时，电压摆幅从 1260 mV 大幅降至 325 mV。仿真波形显示，单独收紧芯粒网格间距或单独收紧中介层网格间距均能明显抑制电压跌落和振铃，表明两者在应对芯片噪声方面都具有重要作用。中介层网格间距的缩小通过减小 VDD–VSS 间距来缩小电流回路面积，降低环路电感并增加耦合电容，从而改善高频阻抗。

此外，研究还实现了一种基于传统粗网格化方法的静态 IR-drop 快速估算器。该方法首先根据 PDN 规格将网格宽度/间距转换为等效电导网络，提取每层横向电阻，并对粗网格单元中的并联导线和过孔进行等效电阻合并；然后构建覆盖芯粒和中介层的粗 VDD/VSS 网格，施加凸点边界条件和芯片功耗负载；最后利用 Cholesky 分解求解节点电压。与商业工具结果相比，该估算器在三个代表性配置中的相对误差为 9% 至 22%，平均误差约 14%，但运行时间从 255 s 缩短至不到 1 s，验证了其在早期 PDN 选项筛选中的实用性。

研究结论与价值

本研究表明，PDN 金属利用率和网格间距在 2.5D AI 系统中存在明显的设计权衡。提高金属利用率能够改善静态 IR-drop 和瞬态电压噪声，但会牺牲芯片时序和功耗；缩小网格间距有利于瞬态噪声抑制，但可能恶化静态 IR-drop，除非同时增加网格宽度或提高利用率。中介层 PDN 的选择对瞬态电压摆幅具有显著影响，仅靠芯片级去耦电容难以完全缓解中介层引起的噪声。统一的芯粒—中介层 PDN 协同分析流程能够捕捉跨域相互作用，为早期设计规划提供量化指导。快速静态 IR-drop 估算器虽然精度有限，但可以在亚秒级时间内完成设计选项筛选，显著加速前期 PDN 规划。

研究亮点

本研究的亮点包括：第一，提出了完整的芯粒—中介层 PDN 协同分析流程，覆盖布局生成、模型提取、静态和瞬态仿真，解决了以往两个域分开分析的问题；第二，在真实 45 nm 芯粒和 CoWoS-S 中介层工艺规则基础上进行了系统性设计空间探索，量化了金属利用率和网格间距对 PPA、静态 IR-drop 和瞬态响应的综合影响；第三，实现并验证了基于粗网格化方法的静态 IR-drop 快速估算器，证明其能够在保持可接受精度的同时大幅缩短运行时间，为早期设计决策提供有效工具。第四，研究采用的脉动阵列 AI 加速器架构具有高并行性和快速电流变化特性，贴近实际 AI 工作负载对 PDN 的苛刻要求，因此研究结果对 2.5D AI 系统的电源完整性设计具有直接参考价值。

局限性与未来工作

本文明确指出，研究未考虑源端电压调节器（voltage regulator），且仅分析了单个芯粒放置于中介层上的情况。尽管存在这些限制，研究仍揭示了 PDN 参数变化对静态 IR-drop 和片上噪声容限的影响规律。未来工作将研究更广泛的 PDN 参数集合，并改进估算器以支持更高精度的瞬态响应估计。