本文为一项单一原创研究，以下为学术报告内容。
本文由来自韩国世宗大学（Sejong University）半导体系统工程系的Jiwoon Moon、Jonghyeon Lee、Yuchul Jung、Yeji Kim，以及韩国纳米制造中心（Korea Advanced Nano Fab Center, KANC）先进封装TF的Kyungho Park和世宗大学半导体系统工程系的Youngwoo Kim共同完成。论文发表于2026年IEEE第76届电子元件与技术会议（2026 IEEE 76th Electronic Components and Technology Conference, ECTC），DOI为10.1109/ectc51846.2026.00303。该研究属于先进封装与信号完整性（Signal Integrity, SI）交叉领域。
随着人工智能（AI）与高性能计算（HPC）系统对大规模并行数据处理和高速数据搬移需求的急剧增长，芯片间互连带宽已成为下一代系统的关键性能瓶颈。与此同时，晶体管微缩速度放缓，基于Chiplet的异构集成（heterogeneous integration）成为实现系统级扩展的重要路径。在Chiplet架构中，芯片到芯片（die-to-die, D2D）互连的电气性能直接决定整体系统性能与可扩展性。
为了在有限的芯片边缘面积内实现高带宽，先进封装必须采用细间距再分布层（Redistribution Layer, RDL）互连和超薄介质层。然而，这种高密度结构会加剧寄生效应，导致插入损耗（insertion loss）升高、串扰（crosstalk）增大、眼图裕量下降。随着通用小芯片互连标准（Universal Chiplet Interconnect Express, UCIe）数据率从32 Gb/s演进至64 Gb/s，信号完整性维护变得更为困难。此前研究多局限于32 Gb/s条件下的特定结构分析，缺乏面向UCIe 3.0 64 Gb/s信号速率下的系统性电气设计指导。
本研究的主要目的是：基于硅桥（silicon bridge）多层RDL平台，在先进封装设计规则与工艺约束下，通过全波电磁（full-wave electromagnetic, EM）仿真，系统量化关键互连参数对通道损耗、串扰和眼图退化的影响，并据此推导出可实现UCIe 3.0合规性的可制造布线（routing）与叠层（stackup）设计指南，最终实现2634 Gb/s/mm的芯片边缘带宽密度。
研究首先选用硅桥基多层RDL互连结构，以低介电常数光成像介质（photo-imageable dielectric, PID）作为层间介质，以降低超薄介质条件下的寄生电容并实现微米级光刻定义过孔。为系统评估结构参数对通道性能的影响，定义了一个单元通道结构（unit channel structure, UCS），包含十根信号线，其中一根为中心受害线（victim line），九根为相邻攻击线（aggressor line），以捕获高密度布线环境中的真实耦合效应。
在布线拓扑选择上，研究指出单端（single-ended, SS）和地-信号-信号（ground-signal-signal, GSS）拓扑在密集Chiplet接口环境中易受串扰影响，尤其在网格地（meshed ground）参考条件下更为严重。因此，研究选择地-信号（ground-signal, GS）布线模式作为基线结构，因为其提供相邻地屏蔽并改善回流路径约束。
在目标UCIe先进封装布线密度为400线/mm的约束下，重复GS单元间距被限定为4.8 µm。在该固定间距预算内，研究定义了四种布线方案（表II），通过改变信号线宽（w_channel）、线间距（s_channel）和屏蔽线宽（w_shielding）来考察其对插入损耗与串扰的影响。具体参数为：Case 1的w_channel为0.8 µm，s_channel为1 µm，w_shielding为2 µm；Case 2为0.8 µm/1.2 µm/1.6 µm；Case 3为1.4 µm/1 µm/1.4 µm；Case 4为1.4 µm/1.2 µm/1 µm。
硅基先进封装互连采用网格地平面以改善异种金属间的附着力和界面可靠性。本研究中网格地结构金属密度设定为75%，以降低衬底损耗并降低电源分布网络（PDN）阻抗，同时在GSG单元范围内优化缺陷尺寸，以平衡插入损耗和串扰之间的SI折中。
研究采用全波EM仿真，频率范围覆盖至100 GHz。通道SI性能通过基于电压传递函数（voltage transfer function, VTF）的频域指标和64 Gb/s条件下的眼图分析进行评价。发射端（TX）端接为25 Ω电阻并联0.18 pF电容，接收端（RX）端接为50 Ω电阻并联0.18 pF电容。信号最小电压摆幅为0.4 V，上升/下降时间为5.46 ps（0.35 UI）。为改善眼图张开度，TX端施加三抽头前馈均衡器（feed-forward equalizer, FFE），RX端施加优化后的连续时间线性均衡器（continuous-time linear equalizer, CTLE）和一抽头判决反馈均衡器（decision-feedback equalizer, DFE）。
整体研究分为四个层次：（1）建立硅桥多层RDL的UCS模型并参数化四种GS布线方案；（2）进行频域VTF损耗与串扰分析；（3）进行64 Gb/s时域眼图验证；（4）在最优方案基础上开展叠层参数再分配实验以及向5268 Gb/s/mm带宽密度扩展的路径设计。
仿真结果表明，信号线越宽，通道损耗在整个分析频段内越低。与Case 1和Case 2相比，Case 3和Case 4中较大的信号线宽通过增加有效导体面积降低了导体电阻。然而，在固定线密度约束下，增大信号线宽会压缩线间距和地屏蔽线的可用预算，导致邻道电磁耦合增强，串扰上升。
研究进一步揭示，串扰主要受固定间距预算在线间距与地屏蔽宽之间的分配方式影响。尽管Case 2的线间距大于Case 1，但屏蔽线宽减小导致串扰反而升高；Case 3到Case 4的趋势相同。这一结果说明，在高线密度GS布线拓扑下，将布线预算优先分配给地屏蔽宽度比增加线间距对串扰抑制更有效。地屏蔽线通过抑制耦合和更紧地约束回流电流来降低串扰，这一作用在网格地结构中尤为关键，因为网格地会扩展回流路径、加剧线间耦合。
因此，SS和GSS布线在高密度Chiplet环境中由于网格地参考扰乱回流路径而难以保证SI合规性，GS布线是更优选择。此外，虽然损耗导致的退化可通过FFE和CTLE等均衡技术部分补偿，但串扰仍是限制SI的主导因素，其直接影响抖动和眼宽。
64 Gb/s时域眼图分析验证了频域结论。UCIe 64 Gb/s眼图掩模采用50 Ω端接和菱形掩模，最小垂直张开要求为65 mV（而32 Gb/s时为40 mV），更严格的要求使通道损耗和串扰均变得关键。四种方案的接收眼图均满足UCIe 3.0眼图掩模，其中Case 3在相同堆叠条件下表现出最高的眼高115 mV，Case 1表现出最宽的眼宽14.30 ps。增加通道宽度通过降低导体衰减提升眼高（eye height, EH），而线间距减小和地屏蔽宽变窄则加剧耦合，导致串扰诱发抖动并减小眼宽（eye width, EW）。
在总厚度固定为2 µm的条件下，研究进一步评估了金属与介质厚度的再分配效应。将金属厚度从1.0 µm增至1.5 µm、顶层介质厚度从1.0 µm降至0.5 µm（Stackup 2）后，Case 1的眼高从106 mV提升至123 mV，眼宽从14.30 ps提升至14.45 ps；Case 3的眼高从115 mV提升至133 mV，眼宽从13.52 ps提升至14.14 ps，对应40.7%的裕量。这一结果表明，在64 Gb/s更严格的眼图掩模规范下，应优先保障足够的地屏蔽宽度以限制串扰驱动抖动、保护时序裕量，然后将剩余布线预算和叠层预算分配给损耗降低以保障垂直张开。
研究进一步探索了从2634 Gb/s/mm向5268 Gb/s/mm带宽密度扩展的两条路径。基线64 Gb/s通道直接外推至128 Gb/s时，接收眼图不再满足眼图掩模，主要限制为通道损耗增加导致的垂直张开不足，而基线GS屏蔽已将串扰抑制到非主导水平。
第一条路径为通道数扩展（lane-count scaling）。通过在每层布线层采用棋盘格S-G-S-G拓扑，改善局部回流路径可用性和每通道隔离度，在保持64 Gb/s信号等级的同时将可用I/O数翻倍，实现带宽密度翻倍。眼图仍保持合规。
第二条路径为速率扩展（rate scaling）。在维持400线/mm布线密度的前提下，通过加宽地屏蔽线至5.8 µm、信号线宽取1.6 µm、线间距取1.0 µm，并强化垂直回流路径的缝合过孔密度及优化地结构缺陷开口，在128 Gb/s下恢复了眼图裕量。
本工作为基于硅桥的UCIe 3.0 64 Gb/s每通道信号速率通道提供了完整的电气设计指南。所有设计的通道结构在64 Gb/s下均满足UCIe 3.0眼图掩模，最小裕量为22.7%，最佳方案达到眼高133 mV、眼宽14.14 ps，对应40.7%裕量。该研究提出的设计指南通过通道数扩展和速率扩展路径，进一步延伸至5268 Gb/s/mm级别的芯片边缘带宽密度。所设计的硅桥测试载体目前正在韩国纳米制造中心（KANC）进行制造和验证。
在学术价值方面，本研究首次建立了面向UCIe 3.0 64 Gb/s信号速率下的系统性SI分析与设计方法，明确了布线预算分配、接地屏蔽和回流路径约束等关键设计变量之间的定量权衡关系。在应用价值方面，所提出的可制造布线规则和叠层配置可直接服务于下一代Chiplet集成和未来高带宽系统的工程实现。
研究的主要发现包括：第一，在高线密度GS布线拓扑中，接地屏蔽宽度对串扰抑制的贡献大于线间距的增加，这为高密度布线优先级的确定提供了量化依据。第二，在网格地参考结构下，SS和GSS拓扑因回流路径扰动导致串扰严重恶化，GS拓扑是唯一适合高密度Chiplet链路的稳健选择。第三，在固定总厚度约束下，通过增加金属厚度、减少介质厚度的叠层再分配，可同时改善眼高与眼宽，这一发现对64 Gb/s更严苛的垂直张开要求具有直接工程指导意义。第四，研究提出的棋盘格S-G-S-G拓扑和屏蔽-回流路径强化策略，为从64 Gb/s向128 Gb/s乃至5268 Gb/s/mm级带宽密度的扩展提供了可行路径。研究方法的特色在于将全波EM仿真扩展至100 GHz，并结合频域VTF指标与时域眼图分析进行交叉验证，确保设计指南在高频效应下的可靠性。