本文属于类型a，即单一原创研究的会议论文。以下是根据该文档内容撰写的学术报告：

本文的作者团队来自日月光集团（ASE Group）的核心研发部门（CRD），主要包括产品特性部门（Product Characterization Division）的Yung-Sheng Lin、Wei-Hong Lai、Chin-Li Kao、Chen-Chao Wang、Chung-Hung Lai、Chih-Pin Hung，产品设计部门（Product Design Division）的Po-Chih Pan、Chih-Yi Huang、Fu-Chen Chu，以及领先技术部门（Leading Technology Division）的Teck-Chong Lee、Smith Chen和领先晶圆工艺部门（Leading Wafer Process Division）的Tsung-Tang Tsai等。该研究发表于2026年IEEE第76届电子元件与技术会议（2026 IEEE 76th Electronic Components and Technology Conference, ECTC），论文编号为1099至1104页，DOI为10.1109/ectc51846.2026.00181。

一、学术背景与研究目的

随着高性能计算（HPC）和人工智能（AI）应用的快速增长，HPC/AI计算集成电路正加速向异构集成（heterogeneous integration）方向发展。芯片单元（chiplet）的集成数量持续增加，使得计算芯片的物理尺寸不断增大。与此同时，芯片到芯片（chip-to-chip）互连的速度与带宽要求也持续提升。先进封装必须在保证电气完整性、机械稳定性与可制造性的同时，支持高带宽存储器HBM4以及高达64 Gbps的超高速UCIe-A接口。然而，更大的封装尺寸会加剧机械应力与翘曲（warpage），更长的互连路径会劣化高速电气性能，同时热耗散问题也变得更为复杂。传统单一物理域的设计方法已难以满足这些耦合需求。

本文针对上述挑战，提出了一种面向扩大化芯片间互连的多物理场设计方法（multi-physics design methodology），将电气、机械与可靠性分析整合到一个统一的协同设计流程中。研究的核心目标是评估在扇出型封装FOCoS-CL（Fan-Out Chip-on-Substrate – Chip Last）架构下，当封装尺寸从约3.5倍、5.5倍扩展到8.6倍掩模版尺寸（reticle size）时，不同的再分布层（RDL）线宽/线距（line/space, L/S）与层数配置对电气性能、机械应力与可靠性的综合影响，并据此建立一体化分析设计流程。

二、研究流程与实验设计

本研究主要分为三个核心分析模块：电气分析、应力分析和集成设计流程构建。

在电气分析部分，研究针对HBM4和UCIe两类代表性高速接口分别进行了仿真。对于HBM4应用，数据速率要求达到9.2 Gbps，而RDL走线长度通常超过5 mm，因此RDL的电阻损耗和串扰（crosstalk）是关键限制因素。研究通过眼图仿真分析了L/S从2/2 μm逐步缩小至1.²⁄₁.2 μm时的性能变化。结果表明，较大的L/S在HBM4中表现更好，因为RDL损耗更低。对于UCIe 3.0接口，其支持48至64 Gbps的通道速率，通道长度通常短于2 mm，因此串扰而非RDL损耗成为限制信号完整性的主导因素。仿真结果显示L/S的选择存在一个最佳点（sweet point），并非简单地越大越好。此外，研究还引入了电-热多物理场分析，假设IC热源温度升高时，HBM4的眼宽从室温升高至60°C时会明显减小。

在衬底层级的SerDes 224 Gbps设计中，由于大尺寸封装要求较厚的芯层（core layer）以抑制翘曲，芯层厚度从820 μm增加到1710 μm会显著影响插入损耗。研究通过优化芯层过孔（core via）设计，包括过孔间距、过孔直径、空洞尺寸和焊盘尺寸，使得SerDes信号带宽能够扩展至90 GHz以上，并在不同芯层厚度下维持可比拟的眼图性能。此外，衬底上的空间温度梯度也被纳入电-热分析中。

在应力分析部分，研究采用有限元分析（FEA）对封装级翘曲、晶圆底部填充（wafer underfill, WUF）安全因子以及RDL安全因子进行了仿真。研究通过设计实验（DOE）方法，在不同掩模版尺寸下设定了四种代表性设计配置。更细的RDL走线和更小的过孔焊盘尺寸使得设计可以使用更少的RDL层数，而更宽的RDL L/S和更大的过孔焊盘则需要更多的RDL层数。具体而言，RDL层数在6层至12层之间变化，L/S从2/2 μm变化至1.⁴⁄₁.4 μm，过孔焊盘从11 μm缩放至6 μm。

三、主要研究结果

在机械分析方面，翘曲仿真结果表明，RDL层数从6层变化至12层对整体封装翘曲影响可以忽略不计。封装翘曲主要由封装尺寸决定，尺寸越大翘曲越严重。然而，5.5倍掩模版设计表现出比3.5倍掩模版更低的翘曲，这说明芯片单元的平面布局（floorplan）配置同样是影响翘曲行为的关键因素。从制造角度而言，翘曲通常需控制在约400 μm以下，据此判断8.6倍掩模版设计可能面临工艺挑战，需要额外的设计或工艺优化策略来缓解过度翘曲。

WUF安全因子的分析结果与翘曲结果类似。RDL层数变化对WUF安全因子影响有限，主导因素仍是封装掩模版尺寸和芯片布局。基于历史合格设计的经验数据，WUF安全因子需大于1.86才能保证可接受的可靠性。仿真结果显示，5.5倍掩模版设计已接近失效边界，而8.6倍掩模版配置则呈现出显著升高的可靠性风险。

RDL安全因子分析则揭示了不同的规律。在3.5倍和5.5倍掩模版设计中，只有采用2 μm线宽且RDL层数为8层或12层的配置能够满足基于历史基准RDL安全因子1.36的合格标准。对于8.6倍掩模版尺寸，只有12层配置且RDL线宽为2 μm才能满足要求。研究表明，更细的RDL线宽会导致金属走线内应力集中增加，从而降低RDL安全因子。同时，更大的掩模版尺寸加剧翘曲效应，进一步劣化RDL的机械裕度。这些发现说明电气性能驱动的布线缩放与机械可靠性之间存在明显的多物理场权衡关系。

四、结论与应用价值

本研究揭示了在大面积芯片单元集成中，封装尺寸是决定结构可靠性的主导因素。RDL层数的变化对整体翘曲和WUF安全因子影响有限，但掩模版尺寸和芯片布局配置对热机械行为起关键作用。更大的封装尺寸会显著放大翘曲并降低WUF可靠性裕度，带来超出传统工艺限制的制造挑战。同时，RDL结构完整性受到布线几何尺寸和封装尺寸的双重影响。更细的RDL线宽和更大的掩模版尺寸会因应力集中和翘曲诱导应变而降低RDL安全因子。

基于上述发现，本文提出了一体化分析设计流程（design flow of integrated analysis）。该流程是一个协同设计工具集，能够实现从单芯片SoC向多芯片分解IP模块（包括芯片单元和存储器）的无缝过渡，适用于2.5D或先进扇出结构。该平台集成了人工智能（AI）引擎以加速设计迭代，优化芯片-封装交互（chip-package interaction, CPI）分析，并缩短复杂AI和HPC应用的上市时间。通过其云端电子仿真器，AI引擎可执行CPI预测性风险评估，并优化设计、分析与制造数据。

五、研究亮点

本研究的亮点在于系统地建立了电气、机械和热学多物理场之间的定量权衡关系，特别是揭示了在FOCoS-CL架构下，布线缩放对信号完整性改善与机械可靠性劣化之间的冲突。此外，研究中提出的AI增强集成分析设计流程将传统上相互割裂的电气、机械和热分析整合为一个统一平台，为下一代大面积芯片集成封装的设计方法提供了新的范式。