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一、作者、机构与发表信息

本文题为《面向集成垂直供电的嵌入式多端电容器制造与实验表征：超低寄生参数研究》（Fabrication and Experimental Characterization of Embedded Multi-terminal Capacitors with Ultra-low Parasitics for Integrated Vertical Power Delivery）。论文发表于2026年IEEE第76届电子元件与技术会议（2026 IEEE 76th Electronic Components and Technology Conference，ECTC），DOI为10.1109/ECTC51846.2026.00123。第一作者为Ramin Rahimzadeh Khorasani，来自宾夕法尼亚州立大学电气工程与计算机科学学院（School of Electrical Engineering and Computer Science, Pennsylvania State University）。合作者包括Xingchen Li（佐治亚理工学院）、Mohammad Al-Juwhari、Mahin Ahamed、Wisnu Murti（Elspes Inc.）、Taedong Kim（Elspes Inc.）以及通讯作者Madhavan Swaminathan（宾夕法尼亚州立大学）。研究得到了CHIMES中心的支持，该中心是JUMP 2.0计划中七个中心之一，由DARPA赞助的半导体研究公司（SRC）项目资助。

二、学术背景与研究目的

本研究属于电子封装与功率传输交叉领域，具体涉及三维集成、嵌入式无源器件以及面向高性能计算（HPC）和人工智能（AI）系统的集成电压调节器（IVR）供电架构。随着AI和HPC系统的快速发展，处理器电流需求显著增加，而工作电压持续降至1 V以下，这对封装级电源分配网络（PDN）提出了极为严苛的要求。传统的板级电压调节由于供电路径较长，导致较大的分布损耗和瞬态电压波动。为此，集成垂直供电（Integrated Vertical Power Delivery，IVPD）架构应运而生，其通过将去耦电容器近距离集成于处理器下方，以缩短电流路径、降低高频噪声并支持快速瞬态电流传输。

在IVPD架构中，嵌入式电容器（Embedded Capacitors，ECAP）需同时具备高电容密度、超低等效串联电感（ESL）和低等效串联电阻（ESR）。硅深沟槽电容器（Deep-Trench Capacitors，DTC）因其高电容密度和优异的电气性能而备受关注。然而，将DTC嵌入玻璃基板后，互连结构往往会引入额外寄生参数，尤其是在采用横向布线方案时，横向寄生电感可达纳亨级别。作者团队在前期工作中提出了双铜平面嵌入结构，仿真显示其可有效降低垂直供电路径中的寄生参数，但尚未通过实验验证。因此，本研究的目标是：制造双铜平面玻璃嵌入式多端DTC，并利用矢量网络分析仪（VNA）精确提取垂直互连路径中的ESL和ESR，以验证该结构在IVPD应用中的可行性。

三、研究流程与实验方法

本研究主要包括以下环节：嵌入式DTC结构设计与制造、高频测试夹具制备、校准与去嵌入处理、阻抗提取与寄生参数分析。

首先，在器件制造方面，采用200 μm厚的硅DTC裸片，将其嵌入300 μm厚的玻璃基板中，通过盲腔（blind cavity）工艺实现。电容器裸片焊盘高度为10 μm。腔体通过激光烧蚀形成，深度为200 μm，横向尺寸比裸片大10 μm以容纳对准容差。裸片使用芯片贴装膜（Die-Attach Film，DAF）固定，并通过真空层压嵌入腔体。随后，在玻璃和裸片表面依次层压30 μm厚的Ajinomoto增层膜（ABF）作为第一介质层，以补偿表面不均匀性并保证电绝缘。第一铜平面厚度为6 μm，通过半加成工艺电镀形成，并实现与源极端子的微通孔垂直互连。为构建双平面结构，再层压第二层15 μm厚的ABF介质层，随后重复激光钻孔、种子层沉积和铜电镀工艺，形成第二层微通孔及地平面。两层微通孔在介质堆叠内垂直对准，总垂直互连高度为57 μm。该结构实现从电容器焊盘到顶部再分布层的直接垂直电流路径。本研究中采用的2.8 μF电容器具有55个端子，源极和地极分别通过铜平面实现低阻抗集总连接。

在测试结构方面，由于无法直接探测嵌入式无源器件，研究者在器件表面设计了共面波导（Coplanar Waveguide，CPW）测试结构，适配75 μm间距的接地-信号-接地（GSG）探针。CPW阻抗设计为50 Ω，以匹配VNA参考阻抗，减少反射。为了去除CPW馈线和探针引入的寄生效应，采用开路-短路去嵌入（Open-Short De-embedding）方法。具体步骤为：先测量开路虚拟结构（Open dummy）以提取并联导纳寄生参数；再测量短路虚拟结构（Short dummy），扣除并联网络后可获得串联阻抗寄生参数；最后测量带有CPW的器件（DUT），依次去除上述串并联寄生网络，得到器件的本征S参数。去嵌入算法使用Python中的scikit-rf（skrf）软件包实现。

在测量配置选择方面，研究对比了单端口（S₁₁）和双端口并联（two-port shunt，基于S₂₁）两种VNA配置。单端口测量适用于阻抗约1 Ω至2 kΩ的范围，而双端口并联方法在相同VNA动态范围下可准确测量约1 mΩ至225 Ω的阻抗。由于被测电容器的ESR在毫欧级别，单端口方法无法准确捕捉阻抗最小值，而双端口并联方法则具有足够灵敏度。本文基于S参数的阻抗转换公式为：Z₁₁ = 50·(1+S₁₁)/(1-S₁₁)（单端口）；Z₂₁ = 2·50·(1-S₂₁)/S₂₁（双端口串联）；Z = 25·S₂₁/(1-S₂₁)（双端口并联，用于低阻抗器件）。

四、主要实验结果

图6给出了垂直阻抗路径（Z_vert）的实测结果。在幅度响应方面，经过去嵌入后，电容器的阻抗最小值清晰可辨。采用单端口测量时，提取的ESR约为11 mΩ，自谐振频率（SRF）约为20 MHz；而采用双端口并联测量时，ESR约为2 mΩ，SRF约为140 MHz。两者差异的根本原因在于单端口测量对极低阻抗（远小于50 Ω）的灵敏度不足，反射系数趋近于1，导致测量不确定度增大。相比之下，双端口并联方法直接感知传输信号，在低阻抗区域具有更高的信噪比。

在虚部阻抗分析中，9 GHz频点处，单端口方法测得ESL约为11.2 pH，而去嵌入前虚部阻抗为2.678 Ω，去嵌入后为0.622 Ω；双端口并联方法测得ESL约为0.143 pH，对应的去嵌入前后虚部阻抗分别为11.1 mΩ和8.1 mΩ。这说明CPW馈线去嵌入对超低电感提取至关重要。若未有效去嵌入，馈线寄生电感将完全掩盖器件的本征特性。双端口并联方法提取的0.143 pH ESL证实了堆叠微通孔双平面嵌入结构在垂直供电路径中仅引入极小的附加寄生电感。

综合来看，双平面结构实现了ESL < 0.5 pH和ESR < 5 mΩ的设计目标，表明该结构在玻璃嵌入后依然保持了DTC裸片自身的超低寄生特性。这些实验结果也验证了此前仿真分析的预测，并为后续将嵌入式电容器集成到IVPD系统中提供了实验依据。

五、结论与研究价值

本文成功制造并实验验证了基于双铜平面架构的玻璃嵌入式多端子DTC。对于2.8 μF、55端子的电容器，在垂直电流流动方向上的ESR约为2 mΩ，ESL约为0.143 pH，均在超低寄生范围内。研究证明了双铜平面结构能够在不牺牲DTC固有性能的前提下实现垂直供电所需的低阻抗互连。

本研究的科学价值在于：首次通过实验定量提取了垂直互连路径中微通孔和铜平面结构的寄生参数，弥补了此前仅依赖仿真的不足。应用价值在于：该结构可直接服务于下一代三维集成电压调节器和IVPD系统，为AI与HPC处理器提供高效的板级去耦解决方案。此外，研究中提出的基于双端口并联VNA测量的低阻抗提取方法，为毫欧级ESR和亚皮亨级ESL的可靠表征提供了可复用的技术路径。

六、研究亮点

本研究的亮点可概括为三方面。其一，器件结构具有创新性：采用双铜平面加堆叠微通孔实现垂直电流传导，避免横向布线带来的纳亨级寄生电感。其二，测试方法具有专业性：明确论证了单端口测量在超低阻抗器件表征中的局限性，并采用双端口并联配置结合开路-短路去嵌入实现高精度提取。其三，研究结果为IVPD在实际封装中的实现提供了关键实验数据，验证了嵌入式硅DTC在高频、大电流场景下的适用性。

七、其他有价值内容

本文还比较了多种嵌入式电容器技术，包括多层陶瓷电容器（MLCC）、金属-绝缘体-金属（MIM）电容器、薄膜电容器、电解铝电容器和硅DTC，指出硅DTC在电容密度方面已达到3500 nF/mm²的产业化水平。此外，文章指出CPW馈线模型在约10 GHz以下有效，超过该频率后寄生电容将偏离理想行为，这一频率上限为后续高频表征提供了设计参考。该研究的制造工艺中使用了ABF和玻璃基底材料，分别由Ajinomoto和AGC公司提供，表明该技术路线与现有封装材料体系具有良好的兼容性。